我國集成電路關(guān)鍵技術(shù)挑戰(zhàn)與協(xié)同創(chuàng)新路徑

在全球科技博弈加劇、關(guān)鍵技術(shù)受限的背景下，集成電路產(chǎn)業(yè)已成為國家戰(zhàn)略安全和科技自主的核心領(lǐng)域。

廣東工業(yè)大學(xué)熊曉明教授團(tuán)隊(duì)在《廣東工業(yè)大學(xué)學(xué)報》2025年第6期發(fā)表的特約綜述文章系統(tǒng)梳理了我國集成電路產(chǎn)業(yè)鏈發(fā)展現(xiàn)狀，聚焦設(shè)計(jì)、制造、電子設(shè)計(jì)自動化(Electronic Design Automation，EDA)、封裝等關(guān)鍵環(huán)節(jié)的技術(shù)瓶頸與“卡脖子”問題。在分析美國主導(dǎo)的技術(shù)封鎖及全球產(chǎn)業(yè)重構(gòu)趨勢基礎(chǔ)上，指出我國面臨的外部壓力與內(nèi)生短板并存的復(fù)雜局勢。結(jié)合在人工智能(Artificial Intelligence，AI)硬件加速器、軟硬件協(xié)同設(shè)計(jì)、器件建模與仿真、AI輔助EDA等方面的最新研究實(shí)踐，提出一種協(xié)同創(chuàng)新驅(qū)動的技術(shù)突圍路徑，探索后摩爾時代的算力架構(gòu)、系統(tǒng)封裝和EDA協(xié)同設(shè)計(jì)方向。最后，建議加強(qiáng)“工藝—器件—架構(gòu)—工具—系統(tǒng)”一體化戰(zhàn)略布局，建立開放可控、自主完整的技術(shù)生態(tài)體系，為集成電路領(lǐng)域的技術(shù)創(chuàng)新與政策制定提供理論支持和實(shí)踐參考。

作者：熊曉明, 詹瑞典, 饒博, 鄭欣, 劉遠(yuǎn)

作者單位：廣東工業(yè)大學(xué)機(jī)構(gòu) 集成電路學(xué)院, 廣東 廣州 510006；牛芯半導(dǎo)體(深圳) 有限公司, 廣東 深圳 518000

引用格式：

熊曉明, 詹瑞典, 饒博, 等. 我國集成電路關(guān)鍵技術(shù)挑戰(zhàn)與協(xié)同創(chuàng)新路徑[J]. 廣東工業(yè)大學(xué)學(xué)報, 2025, 42(6): 1–11. DOI: 10.12052/gdutxb.250119

Xiong Xiaoming, Zhan Ruidian, Rao Bo, et al. Key technological challenges and collaborative innovation pathways of China's integrated circuits[J]. Journal of Guangdong University of Technology, 2025, 42(6): 1–11. DOI: 10.12052/gdutxb.250119

集成電路(Integrated Circuit, IC)作為現(xiàn)代信息社會與數(shù)字經(jīng)濟(jì)的基礎(chǔ)性技術(shù)支柱，廣泛應(yīng)用于通信、計(jì)算、工業(yè)控制、人工智能、國防安全等多個關(guān)鍵領(lǐng)域，是國家綜合國力和核心競爭力的集中體現(xiàn)。近年來，全球科技競爭格局持續(xù)演化，集成電路作為戰(zhàn)略性核心產(chǎn)業(yè)，日益成為多國重點(diǎn)布局與政策關(guān)注的焦點(diǎn)。針對先進(jìn)芯片、電子設(shè)計(jì)自動化(Electronic Design Automation，EDA)工具與高端制造裝備等關(guān)鍵技術(shù)環(huán)節(jié)，部分國家陸續(xù)出臺出口管制措施，加強(qiáng)對相關(guān)技術(shù)與設(shè)備的出口審批。這些政策調(diào)整對我國高端芯片的設(shè)計(jì)、制造與供應(yīng)鏈安全帶來一定挑戰(zhàn)，也進(jìn)一步反映出我國在部分核心技術(shù)與基礎(chǔ)支撐能力方面仍面臨“卡脖子”問題。

當(dāng)前，中國集成電路產(chǎn)業(yè)雖已建立起較為完整的產(chǎn)業(yè)鏈條，但在高端制造、關(guān)鍵設(shè)備、基礎(chǔ)材料、自主知識產(chǎn)權(quán)組件(Intellectual Property，IP)和EDA工具等方面仍存在技術(shù)瓶頸，嚴(yán)重制約整體產(chǎn)業(yè)水平提升。據(jù)海關(guān)總署公布，2024年中國集成電路進(jìn)口金額達(dá)3850億美元，自給率不足15%，遠(yuǎn)低于“十四五”期間提出的70%目標(biāo)。以EDA為代表的集成電路設(shè)計(jì)工具高度依賴國外三大廠商，相關(guān)設(shè)計(jì)流程仍多處于“點(diǎn)工具”階段，缺乏系統(tǒng)性協(xié)同能力和生態(tài)整合能力。

另一方面，集成電路發(fā)展正逐步進(jìn)入“后摩爾時代”，傳統(tǒng)依賴尺寸微縮提升性能的技術(shù)路徑已面臨極限。人工智能、邊緣計(jì)算、自動駕駛等新興應(yīng)用對算力密度、能耗比和系統(tǒng)安全提出更高的要求，推動以存算一體、近存計(jì)算、異構(gòu)集成、類腦架構(gòu)為代表的新型計(jì)算芯片架構(gòu)正在加速演進(jìn)。相關(guān)研究指出，存算一體芯片通過“數(shù)據(jù)—計(jì)算—能效”的協(xié)同優(yōu)化，可突破馮•諾依曼架構(gòu)的“存儲墻”和“功耗墻”限制，成為后摩爾時代計(jì)算芯片的重要方向。

此外，為應(yīng)對復(fù)雜的設(shè)計(jì)約束和系統(tǒng)集成難題，“左移融合”EDA范式被廣泛關(guān)注。該模式強(qiáng)調(diào)在早期設(shè)計(jì)階段引入跨層次協(xié)同優(yōu)化機(jī)制，實(shí)現(xiàn)“架構(gòu)—算法—工藝”的前后端并行設(shè)計(jì)，從而提升芯片設(shè)計(jì)效率與系統(tǒng)可行性，是EDA未來發(fā)展的重要趨勢。當(dāng)前國內(nèi)部分高校和科研團(tuán)隊(duì)正圍繞軟硬件協(xié)同設(shè)計(jì)、基于第五代精簡指令集(Reduced Instruction Set Computing-V，RISC-V)的虛擬原型平臺、器件仿真與建模、EDA工具鏈智能輔助等方向開展系統(tǒng)性研究與平臺構(gòu)建，為推動設(shè)計(jì)范式變革和技術(shù)生態(tài)完善提供了寶貴經(jīng)驗(yàn)。

基于上述背景，本文將系統(tǒng)梳理我國集成電路產(chǎn)業(yè)鏈發(fā)展現(xiàn)狀，分析面臨的外部壓力與技術(shù)挑戰(zhàn)，結(jié)合近年來典型科研工作與前沿成果，探討面向“后摩爾時代”的協(xié)同創(chuàng)新路徑與戰(zhàn)略發(fā)展建議，旨在為我國集成電路行業(yè)突破關(guān)鍵瓶頸、構(gòu)建自主可控的創(chuàng)新體系提供參考依據(jù)。

1 我國集成電路產(chǎn)業(yè)現(xiàn)狀與結(jié)構(gòu)分析

近年來，在政策支持、市場需求和資本驅(qū)動的共同作用下，我國集成電路產(chǎn)業(yè)呈現(xiàn)快速發(fā)展態(tài)勢。根據(jù)中商產(chǎn)業(yè)研究院統(tǒng)計(jì)，如圖1所示，2024年我國集成電路產(chǎn)業(yè)市場規(guī)模達(dá)1.45萬億元，年均復(fù)合增長率超過13.3%，預(yù)計(jì)2025年將達(dá)到1.69萬億元。產(chǎn)業(yè)鏈條從設(shè)計(jì)、制造、封裝測試逐步延伸至EDA、材料、裝備、應(yīng)用等上游基礎(chǔ)環(huán)節(jié)，初步形成了較為完整的生態(tài)體系。

 

圖 1 中國集成電路市場規(guī)模

Fig. 1 Scale of China's integrated circuit market

1.1 產(chǎn)業(yè)鏈結(jié)構(gòu)與分工概況

如圖2所示，集成電路產(chǎn)業(yè)鏈主要包括設(shè)計(jì)、制造、封裝測試三大核心環(huán)節(jié)，以及以EDA工具、半導(dǎo)體設(shè)備、材料、IP核等為代表的支撐環(huán)節(jié)。我國集成電路設(shè)計(jì)業(yè)起步早、市場活躍。代表企業(yè)包括華為海思、韋爾股份、瀾起科技、兆易創(chuàng)新等，已在通信、存儲、模擬、人工智能(Artificial Intelligence，AI)芯片等領(lǐng)域建立一定優(yōu)勢。而芯片制造仍以成熟制程為主，具備14 nm及以上工藝批量能力的企業(yè)主要有中芯國際、華虹半導(dǎo)體等，但先進(jìn)工藝(如7 nm及以下)仍受限于關(guān)鍵設(shè)備與材料。我國封測業(yè)全球領(lǐng)先，企業(yè)如長電科技、通富微電、華天科技已進(jìn)入全球前十，主要承擔(dān)高端封裝和外企代工業(yè)務(wù)。在支撐環(huán)節(jié)，EDA工具主要依賴進(jìn)口，國產(chǎn)廠商如華大九天、芯華章、概倫電子在特定領(lǐng)域已取得初步進(jìn)展；半導(dǎo)體材料和設(shè)備方面，硅片、光刻膠、刻蝕設(shè)備等仍為主要短板。

 

圖 2 集成電路產(chǎn)業(yè)鏈全景圖

Fig. 2 A panoramic view of the integrated circuit industry chain

1.2 區(qū)域分布與產(chǎn)業(yè)集聚特征

我國集成電路產(chǎn)業(yè)形成了“東強(qiáng)西弱、南北呼應(yīng)”的空間格局，呈現(xiàn)三大核心區(qū)域優(yōu)勢突出、各具特色的產(chǎn)業(yè)集聚態(tài)勢。其中，長三角地區(qū)以上海為核心，產(chǎn)業(yè)規(guī)模全國領(lǐng)先，涵蓋了設(shè)計(jì)、制造、封測及裝備制造、應(yīng)用等各個環(huán)節(jié)，產(chǎn)業(yè)鏈上下游協(xié)同發(fā)展，形成了較為完整均衡的生態(tài)體系。珠三角地區(qū)以深圳、廣州為中心，以設(shè)計(jì)創(chuàng)新和應(yīng)用端見長，涌現(xiàn)出大量活躍的IC初創(chuàng)企業(yè)，市場導(dǎo)向明顯。京津冀地區(qū)以北京為核心，集中了豐富的高校科研機(jī)構(gòu)與研發(fā)資源，以中關(guān)村為科技創(chuàng)新高地，在裝備、零部件、工具與設(shè)計(jì)環(huán)節(jié)具備強(qiáng)勁實(shí)力。此外，中西部地區(qū)的西安和成都正迅速崛起，成為我國集成電路產(chǎn)業(yè)制造與封測的重要承載地，進(jìn)一步豐富了產(chǎn)業(yè)布局，體現(xiàn)出區(qū)域發(fā)展的多點(diǎn)開花態(tài)勢。

1.3 核心技術(shù)能力與代表性成果

在政府資金引導(dǎo)和市場需求牽引下，我國集成電路產(chǎn)業(yè)在多個關(guān)鍵領(lǐng)域取得了顯著的階段性成果。高性能片上系統(tǒng)(System on Chip，SoC)與AI芯片設(shè)計(jì)方面，華為昇騰系列、寒武紀(jì)、比特大陸等企業(yè)推出的深度學(xué)習(xí)芯片已達(dá)到國際領(lǐng)先水平；在存算一體芯片原型開發(fā)領(lǐng)域，一些高校和研究機(jī)構(gòu)圍繞靜態(tài)隨機(jī)存取存儲器(Static Random-Access Memory，SRAM)存算技術(shù)、電阻式隨機(jī)存取存儲器(Resistance Random Access Memory, RRAM)原型陣列、電路架構(gòu)優(yōu)化等方向進(jìn)行了系統(tǒng)布局，在性能密度和能效比方面取得突破；在安全可信芯片方面，國網(wǎng)信通、飛騰、兆芯等單位圍繞國密算法、高安全微控制單元(Microcontroller Unit，MCU)及嵌入式芯片實(shí)現(xiàn)了產(chǎn)業(yè)化落地；在器件建模與仿真方面，以三安光電、乾照光電為代表的深紫外發(fā)光二極管(Light Emitting Diode，LED)器件企業(yè)已開始嘗試將定制建模流程引入器件結(jié)構(gòu)優(yōu)化中，推動器件仿真能力工程化落地；在EDA平臺與設(shè)計(jì)范式創(chuàng)新領(lǐng)域，國產(chǎn)EDA正從“點(diǎn)工具”向平臺化與智能化加速演進(jìn)。以圖神經(jīng)網(wǎng)絡(luò)(Graph Neural Network, GNN)為代表的軟硬劃分技術(shù)和基于SystemC語言及事務(wù)級建模(Transaction Level Modeling，TLM)2.0標(biāo)準(zhǔn)的虛擬原型平臺已在部分高校研究團(tuán)隊(duì)中得到有效驗(yàn)證。華大九天持續(xù)推進(jìn)EDA全流程工具鏈自主化，其數(shù)字后端布圖布線系統(tǒng)已應(yīng)用于多個工業(yè)級設(shè)計(jì)項(xiàng)目。企業(yè)與高校、科研機(jī)構(gòu)在EDA算法驗(yàn)證平臺、流程接口標(biāo)準(zhǔn)和IP生態(tài)方面的協(xié)同共建，也正逐步形成面向國產(chǎn)EDA生態(tài)的雛形。

1.4 當(dāng)前發(fā)展瓶頸與結(jié)構(gòu)性短板

盡管我國集成電路產(chǎn)業(yè)在設(shè)計(jì)、制造、封測等環(huán)節(jié)取得顯著進(jìn)展，產(chǎn)業(yè)鏈初具規(guī)模，但在全球技術(shù)競爭和中美科技博弈的背景下，仍面臨一系列深層次瓶頸與結(jié)構(gòu)性短板，亟需系統(tǒng)應(yīng)對。

首先，先進(jìn)制造能力仍受制約。目前主流芯片制造仍集中在14 nm及以上工藝節(jié)點(diǎn)，雖然中芯國際實(shí)現(xiàn)了非極紫外光刻(Extreme Ultraviolet, EUV)條件下的7 nm試產(chǎn)，但受限于產(chǎn)能、良率，難以滿足高端需求。關(guān)鍵設(shè)備如EUV光刻機(jī)、高純硅片、特種氣體等依賴進(jìn)口，供應(yīng)受控風(fēng)險高。其次，EDA工具和IP生態(tài)發(fā)展滯后。EDA作為芯片設(shè)計(jì)的核心支撐工具，國內(nèi)產(chǎn)品多為功能性單點(diǎn)工具，缺乏平臺化、系統(tǒng)級集成能力，難以支撐復(fù)雜芯片設(shè)計(jì)。IP生態(tài)方面，通用核心IP數(shù)量少、標(biāo)準(zhǔn)化程度低，復(fù)用效率不高，限制了設(shè)計(jì)創(chuàng)新與效率提升。再次，先進(jìn)封裝與異構(gòu)集成技術(shù)發(fā)展不足。在摩爾定律放緩的趨勢下，2.5維/3維封裝、芯粒(Chiplet)異構(gòu)集成成為國際發(fā)展重點(diǎn)。但我國在微互連結(jié)構(gòu)、熱設(shè)計(jì)、封裝材料等方面仍存在技術(shù)短板，尚未形成成熟的工程化和產(chǎn)業(yè)化能力。此外，設(shè)備與材料環(huán)節(jié)的國產(chǎn)替代率偏低。從刻蝕機(jī)、檢測儀到光刻膠、化學(xué)機(jī)械拋光(Chemical Mechanical Polishing，CMP)材料，國產(chǎn)產(chǎn)品在性能穩(wěn)定性、工藝兼容性方面仍有差距，容易受到海外技術(shù)和供應(yīng)鏈制約。最后，高端人才體系建設(shè)滯后。一方面，EDA算法、芯片架構(gòu)、系統(tǒng)設(shè)計(jì)等方向缺乏高層次、復(fù)合型人才；另一方面，基礎(chǔ)研究與產(chǎn)業(yè)需求脫節(jié)，研產(chǎn)脫節(jié)問題突出，導(dǎo)致科研成果轉(zhuǎn)化率低。教育體系中對前沿架構(gòu)與系統(tǒng)協(xié)同的關(guān)注不足，實(shí)踐平臺建設(shè)薄弱。

綜上所述，當(dāng)前我國集成電路產(chǎn)業(yè)面臨的不只是某一領(lǐng)域技術(shù)的“落后”，更是整個系統(tǒng)層面的協(xié)同創(chuàng)新能力不足。要實(shí)現(xiàn)關(guān)鍵技術(shù)突破，亟需加強(qiáng)產(chǎn)業(yè)鏈上下游之間的協(xié)作，構(gòu)建更具可持續(xù)性和自主演進(jìn)能力的產(chǎn)業(yè)創(chuàng)新生態(tài)。

2 技術(shù)演進(jìn)趨勢分析

隨著集成電路技術(shù)步入后摩爾時代，產(chǎn)業(yè)的發(fā)展不再僅僅依賴工藝微縮和單點(diǎn)突破，而更加強(qiáng)調(diào)多維度、多層次的協(xié)同創(chuàng)新。這一演進(jìn)趨勢不僅體現(xiàn)在芯片體系結(jié)構(gòu)的重塑，也延伸至EDA工具、軟硬件協(xié)同設(shè)計(jì)范式、異構(gòu)集成與系統(tǒng)級優(yōu)化策略的重構(gòu)。在當(dāng)前的國際競爭壓力與國內(nèi)結(jié)構(gòu)性短板并存的背景下，系統(tǒng)性技術(shù)路徑的構(gòu)建顯得尤為關(guān)鍵。

2.1 后摩爾時代的計(jì)算架構(gòu)轉(zhuǎn)向

傳統(tǒng)以“計(jì)算為中心”的馮•諾依曼體系正逐步讓位于以“數(shù)據(jù)為中心”的新型計(jì)算范式。存算一體(Computing-in-Memory, CIM)架構(gòu)被廣泛認(rèn)為是突破“存儲墻”和“功耗墻”的有效技術(shù)路線。該技術(shù)通過在電路物理層級融合存儲與計(jì)算功能，顯著降低數(shù)據(jù)搬移的能耗開銷，從而提升計(jì)算能效和性能密度。國內(nèi)多個研究團(tuán)隊(duì)已在此領(lǐng)域展開布局。例如，基于SRAM的存算一體陣列能夠在保證互補(bǔ)金屬氧化物半導(dǎo)體(Complementary Metal Oxide Semiconductor，CMOS)工藝兼容性的前提下實(shí)現(xiàn)高能效的矩陣乘加運(yùn)算；同時，RRAM、鐵電場效應(yīng)晶體管(Ferroelectric Field-Effect Transistor，F(xiàn)eFET)等新型器件的應(yīng)用也正逐步進(jìn)入系統(tǒng)驗(yàn)證階段。然而，這些技術(shù)在穩(wěn)定性、精度控制和可重構(gòu)性等方面仍存在挑戰(zhàn)，需要通過跨層次協(xié)同設(shè)計(jì)與優(yōu)化來加以克服，包括編譯工具優(yōu)化、芯片架構(gòu)映射和功耗精細(xì)建模等。

面向后摩爾時代的新興計(jì)算范式正逐漸呈現(xiàn)出多元化趨勢。以近似計(jì)算和隨機(jī)計(jì)算為代表的容錯計(jì)算，通過允許一定程度的計(jì)算誤差，能夠顯著提高計(jì)算芯片的能效與性能，在神經(jīng)網(wǎng)絡(luò)推理等場景中已經(jīng)獲得廣泛應(yīng)用。比如，谷歌的張量處理單元(Tensor Processing Unit, TPU)、阿里的含光800芯片均采用近似計(jì)算技術(shù)實(shí)現(xiàn)了高能效的AI推理加速。隨機(jī)計(jì)算則通過概率表示信息，具有低功耗和高容錯優(yōu)勢，適用于極端環(huán)境和高可靠性需求場景，但隨機(jī)數(shù)生成器實(shí)現(xiàn)成本較高，仍是當(dāng)前技術(shù)瓶頸。

此外，近存計(jì)算(Processing-in-Memory, PIM)架構(gòu)也逐漸步入商業(yè)化階段。三星等公司推出的高帶寬內(nèi)存與內(nèi)存內(nèi)處理(High Bandwidth Memory with Processing In Memory，HBM-PIM)芯片，通過先進(jìn)的垂直堆疊封裝技術(shù)有效提升了數(shù)據(jù)訪問效率與系統(tǒng)吞吐量。在更前沿的模擬存內(nèi)計(jì)算領(lǐng)域，以RRAM、相變隨機(jī)存取存儲器(Phase Change Random Access Memory，PCRAM)、磁阻隨機(jī)存取存儲器(Magnetoresistive Random Access Memory，MRAM)為代表的非易失性存儲技術(shù)，利用器件的物理特性進(jìn)行并行計(jì)算，有效提升計(jì)算效率，但尚需解決器件工藝穩(wěn)定性和工藝偏差控制問題，才能實(shí)現(xiàn)大規(guī)模商用部署。

腦啟發(fā)式計(jì)算架構(gòu)同樣成為計(jì)算架構(gòu)轉(zhuǎn)型的熱門研究方向之一。脈沖神經(jīng)網(wǎng)絡(luò)(Spiking Neural Networks, SNN)借鑒人腦神經(jīng)元的脈沖傳輸機(jī)制，結(jié)合新型非易失性存儲器件，在低功耗AI芯片領(lǐng)域展現(xiàn)出明顯優(yōu)勢。如國際商業(yè)機(jī)器公司(International Business Machines Corporation，IBM)的TrueNorth芯片、清華大學(xué)的“天機(jī)芯”以及中科院“問天I”類腦計(jì)算芯片已驗(yàn)證了這一技術(shù)路徑的潛力。同時，超維矢量計(jì)算(Hyperdimensional Computing, HDC)也以其超高維數(shù)據(jù)表示能力與高效分類算法，逐步成為低功耗邊緣計(jì)算場景的重要候選技術(shù)之一。

上述新興計(jì)算范式已成為國際學(xué)術(shù)界和產(chǎn)業(yè)界共同關(guān)注的技術(shù)前沿，未來仍需進(jìn)一步完善器件工藝、架構(gòu)設(shè)計(jì)與算法優(yōu)化的協(xié)同機(jī)制，以解決實(shí)際產(chǎn)業(yè)化應(yīng)用過程中的挑戰(zhàn)。

2.2 軟硬件協(xié)同設(shè)計(jì)范式演化

為了適應(yīng)異構(gòu)架構(gòu)和領(lǐng)域特定計(jì)算需求，軟硬件協(xié)同設(shè)計(jì)范式正從“功能正確”轉(zhuǎn)向“系統(tǒng)最優(yōu)”。當(dāng)前廣泛使用的基于SystemC與TLM2.0的虛擬原型平臺為芯片設(shè)計(jì)提供了高抽象級別的系統(tǒng)建模能力，可在寄存器傳輸級(Register Transfer Level, RTL)模型開發(fā)前實(shí)現(xiàn)功能仿真與性能評估。

結(jié)合EDA設(shè)計(jì)流程左移(Shift-Left)的理念，可以通過GNN實(shí)現(xiàn)對設(shè)計(jì)空間的快速軟硬件劃分與評估，在設(shè)計(jì)早期即介入算力、功耗、面積等多目標(biāo)權(quán)衡，顯著縮短了迭代周期。此外，面向圖處理任務(wù)的軟硬件協(xié)同設(shè)計(jì)方法已成為提升處理效率的重要路徑之一。由于圖數(shù)據(jù)的非規(guī)則性和非結(jié)構(gòu)化特征，傳統(tǒng)計(jì)算架構(gòu)無法高效應(yīng)對相關(guān)處理場景，限制了性能提升。因此，以現(xiàn)場可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)為基礎(chǔ)的圖處理單元(Graph Processing Unit, GPU)被提出，通過定制的訪存通道和針對圖處理特性的專用流水線架構(gòu)，顯著優(yōu)化了圖數(shù)據(jù)的并行處理性能。

隨著大語言模型(Large Language Model, LLM)應(yīng)用的快速發(fā)展，軟硬件協(xié)同設(shè)計(jì)同樣展現(xiàn)出對算法、硬件和系統(tǒng)級創(chuàng)新的巨大需求。與傳統(tǒng)深度學(xué)習(xí)模型相比，LLM對內(nèi)存帶寬和計(jì)算資源的需求呈指數(shù)級增長。為此，專用的軟硬件協(xié)同優(yōu)化方案被提出，包括模型并行、混合精度訓(xùn)練和內(nèi)存高效優(yōu)化技術(shù)(如ZeRO系列優(yōu)化器)，以降低計(jì)算和內(nèi)存開銷。這些技術(shù)不僅有效解決了LLM訓(xùn)練和推理過程中的資源瓶頸，還為通用的協(xié)同設(shè)計(jì)平臺構(gòu)建提供了新思路。

從軟件棧的角度來看，協(xié)同設(shè)計(jì)不僅要求EDA工具具有系統(tǒng)級仿真與驗(yàn)證能力，更需深入整合AI驅(qū)動的優(yōu)化算法、模塊化接口標(biāo)準(zhǔn)與硬件適配能力。例如，圖計(jì)算領(lǐng)域的輕量級運(yùn)行時系統(tǒng)通過動態(tài)圖劃分、邊緣與頂點(diǎn)中心執(zhí)行模型等方式實(shí)現(xiàn)高效映射，提供編譯器驅(qū)動的循環(huán)展開和內(nèi)存預(yù)取優(yōu)化，大幅提高計(jì)算效率。在LLM領(lǐng)域，軟硬件協(xié)同則通過高度優(yōu)化的轉(zhuǎn)換器(Transformer)算子融合與內(nèi)存管理技術(shù)，實(shí)現(xiàn)推理階段的大幅加速。

與此同時，國際主流企業(yè)的實(shí)踐經(jīng)驗(yàn)也驗(yàn)證了軟硬件協(xié)同設(shè)計(jì)范式的有效性。谷歌Tensor芯片、蘋果M系列芯片通過深度的軟硬件協(xié)同實(shí)現(xiàn)了推理性能與能效的突破，進(jìn)一步凸顯了協(xié)同優(yōu)化平臺的價值，軟硬件協(xié)同設(shè)計(jì)已成為應(yīng)對異構(gòu)計(jì)算挑戰(zhàn)、推動后摩爾時代計(jì)算架構(gòu)演進(jìn)的重要技術(shù)手段。

2.3 異構(gòu)集成與Chiplet發(fā)展路徑

受限于先進(jìn)制程設(shè)備與成本，Chiplet作為一種模塊化系統(tǒng)構(gòu)建方式成為業(yè)界關(guān)注的焦點(diǎn)。通過將不同功能模塊，如中央處理器(Central Processing Unit，CPU)、神經(jīng)網(wǎng)絡(luò)處理器(Neural Processing Unit，NPU)、輸入/輸出(Input/Output，I/O)控制器等，以芯粒形式集成至同一封裝中，Chiplet架構(gòu)不僅緩解了工藝節(jié)點(diǎn)制約，也為IP復(fù)用、系統(tǒng)擴(kuò)展與分工協(xié)同提供了新路徑。

實(shí)現(xiàn)異構(gòu)芯粒集成的前提是建立標(biāo)準(zhǔn)化的高速互連接口。當(dāng)前，國際產(chǎn)業(yè)界以美國英特爾公司(Intel)牽頭的通用芯?；ミB技術(shù)(Universal Chiplet Interconnect Express，UCIe)為代表，已成為事實(shí)標(biāo)準(zhǔn)。UCIe具備高速率、低時延與高帶寬的特性，并支持跨廠商芯?；ヂ?lián)，推動產(chǎn)業(yè)生態(tài)的快速融合。與此同時，其他互連技術(shù)如Intel的嵌入式多芯片互連橋接技術(shù)(Embedded Multi-Die Interconnect Bridge，EMIB)和臺灣積體電路制造股份有限公司(Taiwan Semiconductor Manufacturing Company Limited，TSMC)的片上基板(Chip on Wafer on Substrate，CoWoS)封裝技術(shù)也被廣泛應(yīng)用于高性能計(jì)算芯片。

相比傳統(tǒng)單片芯片設(shè)計(jì)，Chiplet設(shè)計(jì)在布局規(guī)劃、時序約束、封裝層面都增加了新的挑戰(zhàn)。尤其是跨芯粒之間信號的傳輸延遲、抖動和串?dāng)_問題，需要EDA工具提供更高級別的跨封裝協(xié)同仿真能力。目前，多芯粒設(shè)計(jì)流程逐漸從單片SoC方法學(xué)向2.5維/3維異構(gòu)設(shè)計(jì)與封裝協(xié)同方法學(xué)轉(zhuǎn)變，需要構(gòu)建支持芯粒粒度劃分、接口自動布局映射、跨芯粒熱電聯(lián)合仿真的自動化設(shè)計(jì)平臺。例如，楷登電子(Cadence)和新思科技(Synopsys)等主流EDA廠商已逐步推出支持Chiplet設(shè)計(jì)的新型工具套件，初步實(shí)現(xiàn)了布局、布線與封裝設(shè)計(jì)的一體化流程，但跨平臺一致性與驗(yàn)證自動化程度仍需提升。

此外，在熱設(shè)計(jì)與可靠性管理方面，隨著多個高性能芯粒的密集封裝，局部熱密度顯著提升，熱管理成為影響芯粒長期可靠性的核心挑戰(zhàn)。Chiplet封裝不僅需要解決熱點(diǎn)識別與散熱路徑優(yōu)化問題，更需與材料層級熱阻分析、接口導(dǎo)熱能力緊密結(jié)合，以實(shí)現(xiàn)整體熱設(shè)計(jì)優(yōu)化閉環(huán)。未來，基于數(shù)據(jù)驅(qū)動的熱預(yù)測模型與芯粒級功耗管理技術(shù)將成為異構(gòu)封裝設(shè)計(jì)的重要方向。

2.4 EDA工具鏈的智能化與平臺化

傳統(tǒng)串行、階段割裂的EDA設(shè)計(jì)流程正面臨效率與協(xié)同瓶頸。在EDA工具的發(fā)展上，AI驅(qū)動EDA成為熱點(diǎn)方向。Synopsys推出的全球首個AI自主芯片設(shè)計(jì)解決方案(Design Space Optimization AI，DSO.ai)通過強(qiáng)化學(xué)習(xí)進(jìn)行布局布線全流程優(yōu)化，代表了國際先進(jìn)方向。而國內(nèi)EDA工具則在功能仿真、物理驗(yàn)證、功耗分析等環(huán)節(jié)有所突破，但系統(tǒng)集成能力與算法復(fù)雜度仍有差距。

首先是跨層抽象建模與協(xié)同優(yōu)化機(jī)制。傳統(tǒng)EDA階段之間信息割裂、接口不兼容，限制了系統(tǒng)級優(yōu)化的可能性。左移設(shè)計(jì)范式提倡在系統(tǒng)建模階段即引入對后端物理特性的預(yù)測建模，如布局擁塞、布線可達(dá)性與功耗熱點(diǎn)分布等指標(biāo)。通過構(gòu)建從SystemC到RTL再到物理網(wǎng)表的統(tǒng)一語義模型，可顯著提升流程閉環(huán)效率與預(yù)測準(zhǔn)確性。

其次，AI輔助的設(shè)計(jì)空間探索(Design Space Exploration, DSE)成為當(dāng)前智能EDA研究的重點(diǎn)。近年來，圖神經(jīng)網(wǎng)絡(luò)、貝葉斯優(yōu)化與強(qiáng)化學(xué)習(xí)被廣泛用于模塊劃分、結(jié)構(gòu)搜索與參數(shù)調(diào)優(yōu)等任務(wù)。相關(guān)研究表明，結(jié)合AI算法的多目標(biāo)設(shè)計(jì)探索可在保持設(shè)計(jì)質(zhì)量的同時顯著減少人工調(diào)試與迭代次數(shù)，具備較高的工程實(shí)用性。

此外，工藝感知的智能驗(yàn)證機(jī)制也是EDA智能化的重要組成。以往物理可制造性驗(yàn)證往往延遲至后端簽核階段，導(dǎo)致設(shè)計(jì)返工頻發(fā)。左移范式下，通過AI模型預(yù)測光刻限制、電遷移熱分布、信號完整性等問題，并將約束提前注入邏輯綜合與布局階段，有助于形成從建模到驗(yàn)證的聯(lián)動機(jī)制。國內(nèi)相關(guān)團(tuán)隊(duì)在時序預(yù)測、熱分布建模與設(shè)計(jì)規(guī)則檢查(Design Rule Check，DRC)違規(guī)率預(yù)測方面已取得初步成果。

在平臺化發(fā)展上，EDA工具亟需突破“點(diǎn)工具”局限，從單環(huán)節(jié)優(yōu)化走向系統(tǒng)級平臺，并通過數(shù)據(jù)接口標(biāo)準(zhǔn)、IP協(xié)同驗(yàn)證與流程可視化等機(jī)制，實(shí)現(xiàn)全流程一體化支撐。開源EDA數(shù)據(jù)集(如CircuitNet)和標(biāo)準(zhǔn)化IP庫的建設(shè)為AI算法訓(xùn)練與EDA工具評估提供了重要基礎(chǔ)，也為國產(chǎn)EDA生態(tài)建設(shè)提供了關(guān)鍵支撐。

然而，智能化EDA系統(tǒng)的發(fā)展仍面臨多方面挑戰(zhàn)，如跨層建模統(tǒng)一性不足、算法泛化能力受限、數(shù)據(jù)孤島現(xiàn)象嚴(yán)重等。因此，結(jié)合AI算法、左移設(shè)計(jì)理念與統(tǒng)一建模體系的深度融合，將為高效、協(xié)同與可演進(jìn)的設(shè)計(jì)體系構(gòu)建奠定技術(shù)基礎(chǔ)。

3 協(xié)同創(chuàng)新實(shí)踐與系統(tǒng)驗(yàn)證

面向后摩爾時代的計(jì)算架構(gòu)演進(jìn)與國產(chǎn)化替代的雙重挑戰(zhàn)，近年來相關(guān)研究聚焦于人工智能芯片、器件建模與仿真、EDA工具智能化、軟硬件協(xié)同設(shè)計(jì)等方向，積極探索多層級協(xié)同創(chuàng)新路徑。研究的核心目標(biāo)在于打通“架構(gòu)—算法—工具—實(shí)現(xiàn)”的技術(shù)鏈條，構(gòu)建具有實(shí)際工程可行性的驗(yàn)證原型與設(shè)計(jì)支撐平臺。

3.1 AI硬件加速與虛擬原型系統(tǒng)

深度神經(jīng)網(wǎng)絡(luò)(Deep Neural Network, DNN)模型的計(jì)算密集性與存儲帶寬要求使得傳統(tǒng)通用處理器難以高效支撐智能計(jì)算場景。近年來，國內(nèi)外圍繞神經(jīng)網(wǎng)絡(luò)計(jì)算提出多種可重構(gòu)的AI硬件加速架構(gòu)，探索在功耗、面積與性能間的最優(yōu)平衡點(diǎn)。

針對深度神經(jīng)網(wǎng)絡(luò)推理任務(wù)中對高并行性與低功耗的需求，近年來提出了多種可重構(gòu)CNN加速器設(shè)計(jì)方案。其中，輕量級神經(jīng)網(wǎng)絡(luò)加速器(Tiny Neural Network Accelerator，TiNNA)是一種基于數(shù)字信號處理器(Digital Signal Processor，DSP)優(yōu)化策略的輕量級AI加速器，而可重構(gòu)的輕量級神經(jīng)網(wǎng)絡(luò)加速器(Reconfigurable Tiny Neural Network Accelerator，ReTiNNA)則面向帶寬受限場景，構(gòu)建了高性能卷積加速器。圖3展示了ReTiNNA的硬件架構(gòu)，最終在FPGA平臺上實(shí)現(xiàn)了面向?qū)崟r視頻目標(biāo)檢測的系統(tǒng)部署，其功耗性能優(yōu)于多項(xiàng)公開同類設(shè)計(jì)。

 

圖 3 ReTiNNA硬件架構(gòu)

Fig. 3 Hardware architecture of ReTiNNA

為縮短AI芯片從模型到系統(tǒng)實(shí)現(xiàn)的周期，基于SystemC與TLM2.0構(gòu)建的虛擬原型平臺成為設(shè)計(jì)早期的重要支撐工具。該類平臺支持在RTL開發(fā)前完成計(jì)算結(jié)構(gòu)建模、數(shù)據(jù)流驗(yàn)證與能耗估計(jì)，并允許設(shè)計(jì)者快速評估體系結(jié)構(gòu)對算法精度、時延與能耗的敏感性。以RISC-V為基礎(chǔ)，研究團(tuán)隊(duì)構(gòu)建了面向應(yīng)用擴(kuò)展的軟硬件協(xié)同平臺，并在此基礎(chǔ)上完成了多種密碼加速器的建模與仿真驗(yàn)證。該平臺允許將加速器模塊以周期精確或周期近似的抽象模型集成于SoC原型中，從而在設(shè)計(jì)早期完成快速驗(yàn)證與系統(tǒng)級性能評估。其整體平臺架構(gòu)如圖4所示。

 

圖 4 SoC虛擬原型平臺架構(gòu)

Fig. 4 Architecture of SoC virtual prototype platform

進(jìn)一步研究表明，將虛擬平臺與硬件編譯器集成，可形成從算法到硬件映射的自動化流程，降低非專業(yè)設(shè)計(jì)人員使用門檻。此外，面向Transformer類模型與圖神經(jīng)網(wǎng)絡(luò)等新型AI結(jié)構(gòu)的加速器優(yōu)化正在成為軟硬件協(xié)同設(shè)計(jì)的新熱點(diǎn)。例如，針對Transformer模型的特定計(jì)算流程和訪存模式，字節(jié)跳動人工智能實(shí)驗(yàn)室提出一種在GPU上加速訓(xùn)練通用Transformer模型的系統(tǒng)LightSeq2，與現(xiàn)有系統(tǒng)相比，其訓(xùn)練速度提高了308%；斯坦福大學(xué)提出一個專為低延遲推理而設(shè)計(jì)的GNN加速器架構(gòu)(Graph Inference Processor，GRIP)。其將GNN推理分為3個以邊緣和頂點(diǎn)為中心的執(zhí)行階段，并在硬件中實(shí)現(xiàn)。針對不同階段的獨(dú)特計(jì)算模式，GRIP配備了專用單元。

在近存儲計(jì)算架構(gòu)與AI處理器實(shí)現(xiàn)方面，已有工程級案例顯著推動了協(xié)同設(shè)計(jì)向系統(tǒng)可驗(yàn)證原型靠攏，例如華為“天機(jī)芯”腦啟發(fā)存算芯片。該芯片融合脈沖神經(jīng)網(wǎng)絡(luò)(Spiking Neural Network，SNN)與人工神經(jīng)網(wǎng)絡(luò)(Artificial Neural Network，ANN)的混合架構(gòu)，實(shí)現(xiàn)每瓦高達(dá)1.28TOPS(ANN模式)和649GSOPS(SNN模式)的能效表現(xiàn)，驗(yàn)證了混合范式的高能效可行性。

3.2 器件建模與多物理仿真

高性能電子與光電子器件的設(shè)計(jì)依賴于精準(zhǔn)的建模方法與多物理場仿真平臺的支撐，尤其在納米尺度下，傳統(tǒng)經(jīng)驗(yàn)?zāi)Ｐ碗y以準(zhǔn)確預(yù)測器件行為。隨著新型材料、異質(zhì)結(jié)構(gòu)及高功率工作場景的廣泛引入，亟需從材料物理、界面效應(yīng)、自熱與缺陷機(jī)制等多維角度構(gòu)建具備物理可解釋性與仿真效率兼具的建模體系。

近年來，針對深紫外微型發(fā)光二極管(Micro Light Emitting Diode Display，Micro LED)、鋁鎵氮(Aluminum Gallium Nitride，AlGaN)基激光器、氮化鎵(Gallium Nitride，GaN)基高電子遷移率晶體管(High electron mobility transistor，HEMT)等器件的建模仿真工作取得了積極進(jìn)展?，F(xiàn)有的研究構(gòu)建了一系列具有物理可解釋性與計(jì)算高效性的建模方法，為新型結(jié)構(gòu)優(yōu)化與EDA集成提供了基礎(chǔ)支撐。

針對250 nm AlGaN基Micro LED器件，研究團(tuán)隊(duì)建立了包含自熱效應(yīng)與側(cè)壁缺陷影響的綜合熱電模型。在傳統(tǒng)模型忽略刻蝕損傷與熱耦合效應(yīng)的局限基礎(chǔ)上，所提出模型通過引入材料熱邊界與缺陷態(tài)分布，系統(tǒng)模擬了小尺寸器件中表面復(fù)合與溫升之間的耦合機(jī)制，減少了器件內(nèi)部光吸收，提高了光提取效率，器件結(jié)構(gòu)如圖5所示。

 

圖 5 器件原理圖結(jié)構(gòu)

Fig. 5 Device schematic structure

在AlGaN基深紫外法布里−珀羅(Fabry-Perot，F(xiàn)P)激光器建模方面，研究團(tuán)隊(duì)開發(fā)了首個支持高Al組分外延層、具備電—光聯(lián)合求解能力的器件仿真平臺。該建模平臺為深紫外激光二極管結(jié)構(gòu)優(yōu)化提供了理論基礎(chǔ)與設(shè)計(jì)工具。此外，針對AlGaN/GaN基HEMT的高溫功耗建模問題，研究提出了一種融合兩個最低子帶(E0與E1)分布信息的表面電勢分析方法與電流—電壓特性模型。該方法基于Schrödinger-Poisson方程耦合求解，綜合考慮了量子調(diào)制效應(yīng)、自加熱機(jī)制與溫度依賴性，能夠更準(zhǔn)確地模擬高功率工作條件下器件的輸出退化行為。

上述建模工作的進(jìn)一步目標(biāo)是將物理層模型嵌入上層設(shè)計(jì)工具與EDA平臺中，實(shí)現(xiàn)從“材料—器件—電路—系統(tǒng)”多層次的參數(shù)傳遞與協(xié)同優(yōu)化。例如，可將熱電模型輸出的溫度分布映射至版圖層，實(shí)現(xiàn)基于功耗密度的熱分布驅(qū)動布局調(diào)整；或?qū)⒎瞧胶廨斶\(yùn)模型中的載流子分布信息提供給仿真器進(jìn)行寄生電容建模。目前，部分國產(chǎn)EDA平臺如“仿真+器件庫+DRC”一體化工具已開始初步支持此類流程集成。器件級建模研究不僅提高了器件結(jié)構(gòu)設(shè)計(jì)的精準(zhǔn)性，也為未來多物理量耦合仿真平臺的構(gòu)建和先進(jìn)工藝EDA工具的國產(chǎn)化打下了基礎(chǔ)。

3.3 軟硬件協(xié)同設(shè)計(jì)與EDA工具集成

隨著系統(tǒng)集成規(guī)模不斷擴(kuò)大，異構(gòu)芯片架構(gòu)與跨層協(xié)同設(shè)計(jì)需求的激增，對EDA工具的可擴(kuò)展性、可集成性與智能化程度提出更高要求。傳統(tǒng)EDA工具往往將前端建模、微結(jié)構(gòu)優(yōu)化與后端物理設(shè)計(jì)視作分立任務(wù)，缺乏對系統(tǒng)級目標(biāo)(如功耗、性能、布線資源)的一體化建模與聯(lián)合優(yōu)化能力。近年來，國內(nèi)外研究團(tuán)隊(duì)圍繞設(shè)計(jì)空間探索、版圖可布線性預(yù)測、布線策略優(yōu)化等方向，提出了多種具有算法創(chuàng)新與平臺適配性的EDA智能輔助模塊。這些方法不僅可集成于已有流程中作為“點(diǎn)增強(qiáng)模塊”，也具備遷移到自主EDA平臺的系統(tǒng)拓展?jié)摿Α?/p>

在微架構(gòu)設(shè)計(jì)空間探索方面，研究提出了基于半監(jiān)督學(xué)習(xí)的設(shè)計(jì)空間探索(Berkeley Out-of-Order Machine Semi-Supervised Explorer，BSSE)優(yōu)化框架。該方法利用協(xié)同訓(xùn)練式的k近鄰(Cotraining-style K-nearest neighbors，Co-KNN)算法構(gòu)建性能、功耗、面積(Power, Performance, Area, PPA)預(yù)測器，并結(jié)合進(jìn)化策略引導(dǎo)設(shè)計(jì)搜索路徑。在驗(yàn)證平臺上，BSSE實(shí)現(xiàn)了微架構(gòu)超參數(shù)空間的快速收斂與可解釋性能對比，其整體架構(gòu)如圖6所示，具備良好的適配性與模型輕量化優(yōu)勢。

 

圖 6 BSSE設(shè)計(jì)空間探索架構(gòu)

Fig. 6 Architecture of BSSE design space exploration

在后端布局階段的擁塞預(yù)測任務(wù)中，研究提出了一種基于回歸視覺轉(zhuǎn)換器(Regression Vision Transformer，R-ViT)的預(yù)測模型。如圖7所示，該模型融合了Transformer架構(gòu)的全局感知能力與卷積模塊的局部特征提取優(yōu)勢，并設(shè)計(jì)了自適應(yīng)Huber損失函數(shù)以提高對局部高密度區(qū)域的魯棒性。該方法在預(yù)測準(zhǔn)確率與可布線性判斷方面優(yōu)于傳統(tǒng)均方誤差(Mean Square Error，MSE)和平均絕對誤差(Mean Absolute Error，MAE)損失函數(shù)下的基準(zhǔn)模型，具有良好的EDA后端工具集成價值。

 

圖 7 R-ViT結(jié)構(gòu)

Fig. 7 R-ViT structure

在物理設(shè)計(jì)階段的布線優(yōu)化方面，針對印刷電路板(Printed Circuit Board，PCB)等長布線與多FPGA片內(nèi)片間通信問題，研究團(tuán)隊(duì)構(gòu)建了2個高效的布線算法模塊。一是基于線性規(guī)劃與動態(tài)規(guī)劃結(jié)合的任意角度布線方法，有效提升了布線成功率與等長匹配能力，特別適用于高密度信號并行場景；二是提出基于時間復(fù)用的多FPGA布線優(yōu)化流程，支持系統(tǒng)級與裸片級布線資源分配，通過多階段競爭機(jī)制提升了布線均衡性和資源利用效率。

針對Synopsys DSO.ai的工業(yè)級驗(yàn)證，該AI驅(qū)動的布局優(yōu)化工具支持?jǐn)?shù)億設(shè)計(jì)空間搜索，已實(shí)現(xiàn) RISC-V 高性能計(jì)算核心從5 nm到4 nm的參數(shù)重定位，僅兩天即可完成優(yōu)化，達(dá)成目標(biāo)頻率并降低功耗至27.9mW。該系統(tǒng)在微軟云上實(shí)現(xiàn)2倍的設(shè)計(jì)效率提升與 PPA 顯著提升；在海力士的實(shí)驗(yàn)驗(yàn)證中布局面積減少5%，整體芯片面積縮減 5%，已達(dá)到量產(chǎn)條件。這些案例展示了從硬件架構(gòu)驗(yàn)證到AI工具鏈閉環(huán)的系統(tǒng)集成價值與應(yīng)用落地能力。

4 前沿趨勢與重點(diǎn)研究方向展望

4.1 關(guān)鍵技術(shù)前沿趨勢與方向

集成電路產(chǎn)業(yè)技術(shù)重心正從“性能—面積—功耗”三角向“安全—系統(tǒng)—智能”演進(jìn)，重構(gòu)EDA架構(gòu)、推進(jìn)異構(gòu)計(jì)算與發(fā)展新型封裝正成為全球主要技術(shù)路線。綜合當(dāng)前國際態(tài)勢和研究趨勢，以下方向尤為關(guān)鍵。

4.1.1 異構(gòu)計(jì)算架構(gòu)與Chiplet生態(tài)構(gòu)建

Chiplet作為應(yīng)對先進(jìn)制程受限與高性能集成需求的解決方案，已被Intel、超微半導(dǎo)體公司(Advanced Micro Devices，AMD)、TSMC廣泛采納。其核心在于模塊化、高復(fù)用、高帶寬互連，未來國產(chǎn)替代需突破互連標(biāo)準(zhǔn)、測試協(xié)議與熱設(shè)計(jì)規(guī)范。建立UCIe等開放互連標(biāo)準(zhǔn)的本土生態(tài)，是實(shí)現(xiàn)Chiplet產(chǎn)業(yè)化的關(guān)鍵支撐。

4.1.2 類腦計(jì)算與存算一體芯片探索

以類腦計(jì)算、張量處理為特征的計(jì)算架構(gòu)成為AI芯片下一階段發(fā)展方向。當(dāng)前以RRAM、FeFET等新型器件為基礎(chǔ)的存算一體原型在圖像識別和矩陣乘法等場景中展示出高能效潛力。國內(nèi)多個研究團(tuán)隊(duì)已完成SRAM陣列級別驗(yàn)證，但如何實(shí)現(xiàn)系統(tǒng)級控制、指令集支持與軟件棧適配仍是未來瓶頸。

4.1.3 EDA工具平臺化與AI輔助自動化

EDA的未來不僅是工具點(diǎn)突破，更是平臺生態(tài)構(gòu)建。AI+EDA正在由“局部自動化”向“系統(tǒng)協(xié)同優(yōu)化”過渡。例如Synopsys推出的DSO.ai基于強(qiáng)化學(xué)習(xí)構(gòu)建優(yōu)化策略，已在物理布局階段大幅提升PPA指標(biāo)。國內(nèi)EDA平臺應(yīng)重點(diǎn)突破多尺度建模與設(shè)計(jì)空間抽象機(jī)制、面向國產(chǎn)架構(gòu)的算法映射工具鏈、高效可重用的標(biāo)準(zhǔn)IP庫與仿真接口，以及AI輔助多目標(biāo)優(yōu)化引擎。

4.1.4 高安全、低功耗、可信可控芯片體系

除性能與工藝追趕外，未來更需關(guān)注“極限環(huán)境下的可用性”，即在特定封鎖、攻擊或能源受限場景下，芯片是否具備基本計(jì)算、通信與保護(hù)能力。發(fā)展高安全性加密模塊、低能耗運(yùn)行模式和多副本可信機(jī)制將成為“戰(zhàn)略芯片”不可或缺的設(shè)計(jì)目標(biāo)。

4.2 發(fā)展策略與建議

綜合分析我國集成電路產(chǎn)業(yè)當(dāng)前面臨的關(guān)鍵瓶頸和前沿趨勢，未來的發(fā)展路徑需要在“技術(shù)突破、平臺構(gòu)建、生態(tài)協(xié)同、政策引導(dǎo)”4個維度協(xié)同推進(jìn)。與其追求短期產(chǎn)業(yè)規(guī)模擴(kuò)張，更應(yīng)注重基礎(chǔ)設(shè)施、機(jī)制設(shè)計(jì)與中長期韌性建設(shè)。

(1) 推進(jìn)“工藝—架構(gòu)—系統(tǒng)協(xié)同”的自主技術(shù)體系建設(shè)：應(yīng)突破傳統(tǒng)分工式開發(fā)范式，推動從工藝到系統(tǒng)的一體化架構(gòu)設(shè)計(jì)。建議支持跨機(jī)構(gòu)技術(shù)聯(lián)盟，圍繞具體典型產(chǎn)品(如AI加速器、邊緣安全芯片)構(gòu)建從EDA工具、系統(tǒng)架構(gòu)到工藝接口的完整閉環(huán)，推動關(guān)鍵IP與EDA流程對接國產(chǎn)制造平臺(如中芯國際、華虹等)的能力適配。在實(shí)施層面，應(yīng)建設(shè)開放式軟硬件協(xié)同驗(yàn)證平臺，通過原型驗(yàn)證和系統(tǒng)級仿真，確保架構(gòu)設(shè)計(jì)、EDA流程和制造工藝三者的無縫銜接。同時，推動基于開源RISC-V的參考設(shè)計(jì)方案，形成可復(fù)用的“芯片設(shè)計(jì)模板”，縮短從架構(gòu)探索到流片驗(yàn)證的周期。

(2) 支持國產(chǎn)EDA平臺演進(jìn)與AI輔助工具突破：當(dāng)前國內(nèi)EDA發(fā)展仍以“點(diǎn)工具”積累為主，缺乏高效集成與平臺生態(tài)。建議積極推動EDA平臺化演進(jìn)，以基于圖數(shù)據(jù)建模、強(qiáng)化學(xué)習(xí)(Reinforcement Learning，RL)優(yōu)化、數(shù)據(jù)驅(qū)動驗(yàn)證為技術(shù)路徑，同時建立跨學(xué)科教育體系，加強(qiáng)EDA算法、AI優(yōu)化、軟件工程三類人才聯(lián)動培養(yǎng)。為落實(shí)這一目標(biāo)，可依托國家級重大專項(xiàng)，推動“統(tǒng)一EDA云平臺”建設(shè)，實(shí)現(xiàn)前端建模、設(shè)計(jì)空間探索、物理驗(yàn)證到封裝測試的全流程在線協(xié)同；同時，通過國產(chǎn)EDA工具與國際標(biāo)準(zhǔn)(如UCIe、OpenAccess等)的兼容性優(yōu)化，逐步實(shí)現(xiàn)工具鏈生態(tài)的可持續(xù)演進(jìn)。

(3) 構(gòu)建區(qū)域協(xié)同與風(fēng)險冗余機(jī)制：避免重復(fù)建設(shè)與產(chǎn)能浪費(fèi)，應(yīng)通過國家級調(diào)控平臺對重點(diǎn)制造、封裝基地進(jìn)行差異化定位。強(qiáng)化基礎(chǔ)材料、核心器件等“隱性卡脖子”環(huán)節(jié)的能力儲備與替代評估，建立“極限制裁下可運(yùn)行”的最小可控系統(tǒng)(Minimum Viable System, MVS)清單，推動從“規(guī)模追趕”向“體系韌性”轉(zhuǎn)變。在具體實(shí)施上，應(yīng)推動區(qū)域協(xié)同創(chuàng)新示范區(qū)建設(shè)，形成“EDA—設(shè)計(jì)—制造—封測—應(yīng)用”全鏈條一體化的協(xié)同生態(tài)。例如，在長三角、粵港澳和京津冀三大集成電路高地分別布局設(shè)計(jì)中心、制造基地與封裝測試平臺，形成差異化定位與互補(bǔ)合作機(jī)制。

(4) 鼓勵高風(fēng)險基礎(chǔ)研究與中試平臺建設(shè)：針對光刻、材料、近存計(jì)算、器件架構(gòu)等長期投入型方向，政府可通過風(fēng)險共擔(dān)機(jī)制支持高校和企業(yè)聯(lián)合開展探索性研究，同時加快建設(shè)覆蓋“設(shè)計(jì)—制造—封裝—測試”的國家中試平臺，降低成果轉(zhuǎn)化門檻。此外，建議引入“應(yīng)用驅(qū)動型”中試體系，將AI、車規(guī)芯片、先進(jìn)封裝等戰(zhàn)略性應(yīng)用場景嵌入中試驗(yàn)證流程中，通過產(chǎn)業(yè)需求牽引科研攻關(guān)，形成以實(shí)際產(chǎn)品驗(yàn)證為導(dǎo)向的技術(shù)迭代閉環(huán)。

5 結(jié)語：面向長期主義的韌性路線

我國集成電路產(chǎn)業(yè)的發(fā)展正處于歷史關(guān)鍵期。一方面，國內(nèi)市場空間廣闊、政策支持明確、產(chǎn)業(yè)鏈基礎(chǔ)已具雛形；另一方面，面對持續(xù)加碼的國際技術(shù)封鎖與高端領(lǐng)域的能力短板，亟需以更加系統(tǒng)、審慎、深耕的長期主義視角推動產(chǎn)業(yè)升級與核心技術(shù)突破。

本文從產(chǎn)業(yè)現(xiàn)狀出發(fā)，系統(tǒng)梳理了技術(shù)發(fā)展中的關(guān)鍵挑戰(zhàn)與協(xié)同路徑，結(jié)合目前在AI芯片、器件建模與仿真、EDA工具等方面的研究成果，提出以“多層級協(xié)同創(chuàng)新”為核心的韌性發(fā)展路線。未來應(yīng)持續(xù)推動從“技術(shù)點(diǎn)突破”邁向“生態(tài)系統(tǒng)演進(jìn)”，構(gòu)建以產(chǎn)品牽引、人才驅(qū)動、機(jī)制護(hù)航的自主集成電路產(chǎn)業(yè)體系。

只有以長期主義構(gòu)建系統(tǒng)性能力、以生態(tài)思維應(yīng)對碎片化挑戰(zhàn)，我國集成電路產(chǎn)業(yè)才能在全球重構(gòu)的浪潮中贏得主動，實(shí)現(xiàn)從“跟跑”到“并跑”乃至“領(lǐng)跑”的根本跨越。

作者介紹

 

熊曉明，廣東工業(yè)大學(xué)教授，博士生導(dǎo)師。廣東工業(yè)大學(xué)集成電路設(shè)計(jì)國家現(xiàn)代產(chǎn)業(yè)學(xué)院院長、廣東省特支計(jì)劃杰出人才、廣州國家集成電路基地首席科學(xué)家、廣州市集成電路學(xué)會理事長。曾任廣東工業(yè)大學(xué)集成電路學(xué)院院長。長期從事電子設(shè)計(jì)自動化（EDA）、集成電路芯片設(shè)計(jì)及軟硬件協(xié)同設(shè)計(jì)等研究。主持并轉(zhuǎn)化多項(xiàng)科技重大項(xiàng)目和集成電路卓越人才改革項(xiàng)目，迄今已發(fā)表學(xué)術(shù)論著150余篇，授權(quán)國內(nèi)外專利80余項(xiàng)（含16項(xiàng)專利轉(zhuǎn)讓）。曾獲得2016“科學(xué)中國人”年度人物，2017中國產(chǎn)學(xué)研創(chuàng)新獎（個人）、國家教學(xué)成果二等獎、廣東省特支計(jì)劃杰出人才、廣東省科技進(jìn)步二等獎、廣東教育教學(xué)成果獎一等獎等獎項(xiàng)。

 

鄭欣，廣東工業(yè)大學(xué)副教授，碩士生導(dǎo)師。廣東工業(yè)大學(xué)青年百人計(jì)劃，林雪平大學(xué)訪問學(xué)者，2021年獲廣東省科技進(jìn)步二等獎。主要從事EDA、軟硬件協(xié)同設(shè)計(jì)、設(shè)計(jì)空間探索等研究。主持廣東省自然科學(xué)基金青年基金/面上項(xiàng)目等五項(xiàng)。參與重點(diǎn)研發(fā)計(jì)劃、廣東省應(yīng)用型重大專項(xiàng)等項(xiàng)目十余項(xiàng)，在國際著名學(xué)術(shù)期刊IEEE TC、TCAD、TCASII、TVLSI上發(fā)表學(xué)術(shù)論文30余篇，授權(quán)發(fā)明專利10余項(xiàng)。

團(tuán)隊(duì)介紹

廣東工業(yè)大學(xué)軟硬件一體化研究團(tuán)隊(duì)以集成電路設(shè)計(jì)、計(jì)算機(jī)體系結(jié)構(gòu)理論為基礎(chǔ)，面向EDA與芯片設(shè)計(jì)、人工智能等國家重大戰(zhàn)略與行業(yè)市場需求，以EDA與軟硬件一體化為研究核心，聚焦于AI輔助EDA、車聯(lián)網(wǎng)、信息安全、嵌入式與物聯(lián)網(wǎng)應(yīng)用等領(lǐng)域的前沿基礎(chǔ)理論和關(guān)鍵技術(shù)研究。主要研究內(nèi)容包括：虛擬原型平臺設(shè)計(jì)、體系架構(gòu)探索；硬件加速器設(shè)計(jì)及應(yīng)用研究、人工智能EDA、安全芯片設(shè)計(jì)；保密通信、量子算法、嵌入式/DSP系統(tǒng)應(yīng)用，旨在提高涵蓋算法-硬件設(shè)計(jì)-軟件系統(tǒng)開發(fā)全線服務(wù)的能力，全面支撐集成電路產(chǎn)業(yè)的發(fā)展。團(tuán)隊(duì)承擔(dān)國家自然科學(xué)基金項(xiàng)目、廣東省重點(diǎn)領(lǐng)域研發(fā)計(jì)劃、廣東省科技計(jì)劃項(xiàng)目、廣東省自然科學(xué)基金等在內(nèi)的多個縱向課題，與華為、華大九天、全志科技、中科院計(jì)算所、南京集成電路設(shè)計(jì)服務(wù)產(chǎn)業(yè)創(chuàng)新中心等企業(yè)和科研院所建立了良好的合作基礎(chǔ)。團(tuán)隊(duì)由高層次研究人員和專業(yè)技術(shù)人員組成，具有較強(qiáng)的理論研究和技術(shù)開發(fā)能力。團(tuán)隊(duì)目前已積累SCI 1區(qū)、CCF A類與 IEEE Trans論文 200余篇；申請/授權(quán)國家發(fā)明專利 100 余件。主持國家級、省部級課題十余項(xiàng)。

本文來源:廣東工業(yè)大學(xué)學(xué)報微信公眾號

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